Laporan Akhir Percobaan 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

a. Jumper

Gambar 2.1 Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 2.2 Modul De Lorenzo

Bahan (proteus)

a. IC 7408 (JK filp flop)

Gambar 2.3 IC 74LS112

b. IC 7404

Gambar 2.4 IC 7404

c. IC 7432

Gambar 2.5 IC 7432

b. Power DC

Gambar 2.6 Power DC

c. Switch (SW-SPDT)

Gambar 2.7 Switch

d. Logicprobe atau LED

Gambar 2.8 Logic Probe

3. Rangkaian Simulasi [Kembali]

Gambar 3.1 Rangkaian Percobaan 1

Gambar 3.2 Rangkaian Proteus

4. Prinsip Kerja Rangkaian [Kembali]

Pertama untuk J-K flip flop dan  D flip flop. Pada rangakaian yang ada, untuk kaki R dan S terhubung pada input B0 dan B1, yang mana keduanya divariasikan untuk tiga percobaan pertama. Dapat dilihat variasinya pada jurnal, begitu pula dengan outputnya. Untuk mengaktifkan R dan S pada flip flop adalah aktif LOW, sehingga aktif saat diberikan logika 0. Namun, jika diminta untuk berlogika 1(seperti pada jurnal untuk tabel no. 4-7, maka untuk set dan resetnya tidak aktif. Sehingga output Q dan Q not dipengaruhi oleh input J-K atau D pada flip flop. Pada kaki J terhubung B2 dan untuk K terhubung input B4. Pada B3 terhubung clock(untuk J-K flip-flop) yang berfungsi untuk mempengaruhi output yang berubah atau tidak. Untuk D flip flop,  B6 terhubung clock yang berfungsi untuk mempengaruhi output yang berubah atau tidak. Berdasarkan tabel kebenaran untuk J-K flip flop, jika J=1 K=0, maka output Q=1 dan Q not= 0. Hal ini sesuai dengan yang terjadi pada rangkaian.

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

Berdasarkan hasil percobaan yang telah dilakukan, pada rangkaian J-K Flip Flop dan D Flip Flop  yang mana input R berasal dari B0 dan input S berasal dari B1, jika kedua input diberi logika 0 maka input yang aktif yaitu R-S yang mana berkerja pada aktif low /aktif rendah, sehingga output yang di hasilkan berlogika sama sesuai dengan percobaan sebelumnya hal ini dinamakan sebagai kondisi tetap atau output tanpa perubahan sesuai dengan tabel kebenaran. 

- Kondisi Toggle

Kondisi ini ketika semua input berlogika 1 dan input CLK diberikan clock. Kondisi ini yaitu dimana output berubah-ubah dari 0 ke 1 dan sebaliknya sesuai dengan perpindahan clock.

- Kondisi Terlarang

Kondisi yang terjadi Ketika input sama-sama berlogika 1 atau pada percobaan 1 dapat dilihat pada percobaan no 3, dimana dihasilkan output Q=1 dan Q’=1, kondisi ini yang disebut sebagai kondisi terlarang dan sebisa dihindari selama percobaan karena dapat merusak alat.

7. Link Download

Download file rangkaian di sini

Download HTML di sini

Download datasheet74LS112 di sini

Download datasheet7474 di sini

Download Datasheet SPTD di sini
[Kembali]